リーク電力を2０％以上カット。リーク電力のバラつきを半分に縮小。

従来の低電力設計手法として、Multi-Vth （閾値の異なるライブラリを使い分ける）、
電源遮断、多電源設計やバックバイアスがあげられます。

Blaze MOの導入により、さらなるリーク電流削減を実現でき、以下のような利点があります。

• デジタルCMOSデザインにおいて、リーク電力を2０％以上抑制可能
• リーク電力のバラつきを最大５０％カット
• リーク電力以外の回路性能にインパクトなし
• 開発スケジュールに影響なし
• タイミング・クロージャーを保証
• 設計済み、または設計中のデザイン、どちらでも適用可能
• アーキテクチャ、ライブラリー、論理設計またはレイアウトの変更必要なし
• 上記の低電力化手法との併用が可能
• 既存の設計フローにも組み込み可能
• ポリ・マスクだけを修正
• 大手のファンドリによるサポート

Blaze MOについてのもっとくわしい情報はこちらをクリックしてください。

弊社の製品Blaze Moをお使いのお客様からの記事をご紹介します。

Leakage Power Optimization for a Wireless Comms SoC, EDA Tech Forum  2006/12
Leakage reduction in SOCs using gate-length biasing, Solid State Technology  2006/9
Leakage Power Reduction in a Mobile Baseband Processor, Chip Design  2006/7/17